UCIe 3.0规范正式发布，数据速率翻倍至64 GT/s

2025-08-07 来源：电子工程专辑原创文章

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8月6日，全球开放小芯片互连标准组织UCIe（Universal Chiplet Interconnect Express）联盟宣布，其最新版本的UCIe 3.0规范正式发布。这一规范将数据传输速率提升至64 GT/s，较上一代UCIe 2.0的32 GT/s实现带宽翻倍。新规范通过运行时重校准、扩展边带传输等技术革新，旨在提升多芯片系统封装（SiP）设计的能效与灵活性，进一步推动Chiplet技术在AI、数据中心及高性能计算领域的应用。

速率翻倍与能效优化并行

UCIe 3.0的核心亮点在于其显著的性能提升和技术创新。根据UCIe官方公告，新规范支持48 GT/s与64 GT/s两种数据速率，并引入以下关键技术：

运行时重校准（Runtime Recalibration）通过复用初始化状态，在芯片运行过程中动态调节链路参数，降低动态功耗。这一特性可减少系统在高速数据传输时的能耗波动，提升整体能效。
扩展边带传输（Extended Sideband Transmission）边带信道长度从原有范围扩展至100毫米，支持更灵活的多芯片拓扑结构。例如，复杂SiP设计中，不同芯片间的通信距离限制被大幅放宽，为异构集成提供更大设计自由度。
连续传输协议（Continuous Transmission in Raw Mode）通过映射协议实现SoC与DSP小芯片间的无中断数据流，适用于实时性要求高的场景（如AI推理、5G通信）。

此外，UCIe 3.0还强化了系统管理功能：

优先级边带数据包：为时间敏感型事件（如紧急关断）提供低延迟信令。
预载固件标准化：通过管理传输协议（MTP）加速系统初始化流程。
快速节流与紧急关断机制：利用漏极开路接口（open-drain I/O）发送系统级即时通知，确保突发情况下的快速响应。

兼容性与模块化设计

UCIe 3.0规范完全后向兼容此前所有版本（UCIe 1.0至UCIe 2.0），并采用可选管理功能模块化设计。这一设计允许企业根据需求选择性实现特定功能，避免资源浪费，同时降低设计复杂度。例如，小型企业可仅启用基础互连功能，而大型厂商可叠加高级管理特性以满足复杂SiP需求。

UCIe联盟主席兼三星电子高级副总裁Cheolmin Park表示：“UCIe 3.0是小芯片行业发展的关键一步。通过提升带宽密度、优化能效和增强系统管理，我们为开发者提供了构建高性能、高灵活性SiP解决方案的基础。”

加速AI与高性能计算创新

UCIe 3.0的发布将直接影响多个技术领域：

AI与高性能计算（HPC）更高的数据速率和连续传输能力可显著提升AI芯片的算力效率，例如多芯片GPU或AI加速器之间的数据交换速度将翻倍，降低训练大模型的延迟。
5G与通信设备扩展边带传输和优先级信令功能可优化基站芯片的信号处理能力，支持更复杂的多频段通信需求。
汽车电子通过模块化设计，车企可灵活集成来自不同供应商的芯片（如传感器、控制单元），缩短开发周期并降低成本。